该发送卡由DVI模块、FPGA操控器、两路千兆网输出模块构成。DVl解码芯片将解码得到的数据和操控信号传给FPGA操控器，FPGA经过内部的RAM 进行缓存，并做了替换时钟域和位宽改换的操作，然后将处理后的数据经过千兆网输出。对分辨率1280×1024，改写频率为60Hz的实时视频源，这儿选用笔直分区的办法，行将满屏数据均匀分红两路千兆网输出，每一路千兆传输640X 1024，如图2所示。

  由图1的根本框图看出，该发送卡的规划除了搭建好硬件渠道外，最重要的是FPGA操控器内部程序的规划。发送卡的FPGA操控器内部原理框图如图3所示。

  FPGA操控器的内部逻辑包含数据输入模块、双口RAM 及其操控模块、24bit转8bit模块、千兆网输出模块。数据输入模块将输入的DVI信号(包含数据、时钟、使能、行场同步信号)分配给后端的RAM 和RAM 操控模块，并操控着总体系的同步;RAM操控模块操控RAM 的读写操作，尤其是对开端写、写停、开端读、读停这4个状况的操控：从RAM 输出的数据经过并串转化后传输给千兆网输出模块，千兆网输出模块则依照必定的网络格局将接收到的数据来进行打包输出 。图2说到的将数据分区发送，该办法可以将满屏数据均匀分红两路千兆网输出。以下就以笔直分区的办法剖析其数据流向、时钟改变和传输时刻差。关于一路千兆网数据而言，选用1个双口RAM规划，RAM 的深度设置为640，输入和输出字长均设置为24bit，读写时钟和使能别离独立，如图4所示。

  如图5所示，经过RRAM-CLK(41.66MHz)时钟从RAM 中读出一个像素的数据，然后再经过3个RMIl-CLK(125M)传输给千兆网，即做了一个实时的并串转化。如此流水操作下去，当从RAM 中读完640个像素时，千兆网操控模块将中止读RAM操作，等候下一行数据的到来。当DVI解码后的下一行数据一旦往RAM 中存储的时分(至少现已往其间存储了1个像素)，千兆网操控模块又开端从RAM 中读取数据，如此循环，直到第1024行数据的640个像素数据被传输完。

  在这儿，实时传输具有如下特色：(1)往RAM中存数据和从RAM 中取数据一同进行;(2)存RAM 的速度快，读RAM 的速度慢;(3)对写RAM操作，先把规则的数据存完，用时为t ，然后进入等候阶段 (t=t1-t2为行周期);对读RAM 操作，把存好数经过 的时刻传输出去，必定要满意t3

  规范的分辨率1280 X 1024，改写频率为60Hz的行时钟为64KHz，周期为t=15.625微秒;而从RAM 中读完半行像素(640个)数据的时刻是：t3=(1/41.66MHz)X640=15.36微秒。明显，在一个行周期里，只往外传出半行的数据，传输时刻差t-t3=265ns0，且该时刻差满意千兆网传输所必需数据包距离。因为写RAM 的时钟(108MHz)比读RAM 的时钟(41.66MHz)快得多，所以在写RAM 的一起可以对RAM 进行读操作(至少现已往RAM 存储了1个像素)，边写边读，完成了视频数据的实时传输。同理，别的一路的千兆网规划与此相同。